台積電說2029 年整體系統算力要衝到 2024 年的 50 倍——靠把晶片們「疊」在一起

台積電最近在兩場技術論壇上，講了同一件事的兩個版本。一場是李湘，他是台積電高效能運算暨全球 AI/HPC 業務開發總經理，在 SEMI Taiwan 的先進製程科技論壇上講；另一場是陳彥銘，先進封裝研發處長，在 SEMICON Taiwan 的異質整合全球高峰會上講。兩人講的技術細節對得起來，加在一起看，是一個很完整的判斷。

李湘給的數字最直接：AI 運算需求，現在是每年暴增五倍。而台積電評估，靠 SoIC 跟 CoWoS 這兩項封裝技術整合起來，到 2029 年，整體系統的算力會衝到 2024 年的 50 倍。

我看到這句話，第一個念頭是：五十倍是怎麼生出來的？

過去半導體業拼算力，靠的是一句話——把電晶體做得更小。這叫製程微縮，兩三年一個世代，7 奈米、5 奈米、3 奈米、2 奈米這樣一路縮下去。這條路走了快五十年，是整個產業的信仰。

陳彥銘這場講的東西，等於是在說：光靠這條路，接下來走不動了。他點出的瓶頸很具體——就算晶片本身運算力衝高，資料要從記憶體（HBM）搬到運算晶片這段路，會先被卡死。晶片算得再快，資料送不過去，也是白算。這個瓶頸業內叫「記憶體頻寬牆」。

台積電給的答案，不是繼續在同一顆晶片裡把電晶體塞得更密，是換一個維度：把好幾顆晶片，直接立體堆疊、封裝在一起，讓它們像一個系統一樣工作。這個做法叫「異質整合」——先進製程、記憶體、光通訊晶片，不再各自獨立設計、最後拼裝，而是從一開始就當成同一個系統來蓋。

技術路線圖上寫得很細。3D 堆疊技術 SoIC，晶片跟晶片之間的接腳間距，現在是 6 微米，到 2029 年要縮到 4.5 微米——這個間距越小，代表能塞進去的連接點越多，晶片之間傳資料的頻寬就越大。負責扛記憶體的 CoWoS 封裝，能裝的面積（業內用「倍光罩」計算）明年就要做到 5.5 倍、裝 12 顆 HBM，2028 年做到 9.5 倍，2029 年要衝上 14 倍以上、塞進 24 顆 HBM。

加總起來台積電自己抓的數字是：到 2029 年，單一系統能塞進去的電晶體數量，是 2024 年的 48 倍；記憶體頻寬，成長 34 倍。這兩個數字疊加，才推算出那句「50 倍」。

講清楚一點，50 倍講的是「系統」的算力，不是「單一顆晶片」的算力。差別在哪？以前比較是拿一顆晶片跟另一顆晶片比誰快；現在台積電在做的，是把好幾種功能不同的晶片，用封裝技術捆成一包，讓這一整包一起工作。

這包東西多快，看的不再只是裡面那顆運算晶片有多聰明，還要看記憶體塞不塞得夠多、資料在裡面跑得夠不夠順、甚至散熱撐不撐得住——他們要把封裝內部的散熱阻抗降四成，目標做到不用額外導熱材料、直接在晶片裡開微流道散熱。

這代表算力的戰場，從「這顆晶片多厲害」，搬到「這一整包東西搭不搭得起來」。

連晶片跟晶片之間怎麼「講話」也在換方法。台積電還在推一套叫 COUPE 的光通訊方案，用光訊號取代傳統電訊號在晶片間傳資料，第一代做到每個通道 200Gbps，目標是 2030 年做到每毫米 4Tbps。

傳資料的方式都要重練一次，可以看出這整套系統從裡到外幾乎都在同時翻新，不是哪個環節單獨衝一下就能撐起 50 倍這個數字。

我想單一元件真的已經極限了，當一個產業開始放棄「不斷把單一元件做到極致」這條老路，轉頭去講怎麼把很多東西湊成一個系統，通常代表這個產業已經摸到單點技術的物理天花板，下一步的勝負，看的是整合能力，不是單點能力。

半導體業現在正在講這句話，我自己這幾年做的內容產線也是——單一個 AI 模型再強，沒有把查證、寫作、配圖、上架整套系統搭起來，一樣出不了穩定的東西。真正決定產量跟品質的，向來是整套系統咬不咬得住，單點再強也扛不動全部。

50 倍這個數字聽起來像廣告詞，但拆開看，它是製程微縮這條路快走到頭之後，整個產業少數還能持續往上衝的地方。台積電押的不是誰家晶片更快，是誰能先把系統整合這件事做穩。